Seugeil

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Seugeil's Aktivitäten

  1. Seugeil hat Thema hinzugefügt: VU Signale und Systeme 2   

    Mündliche Prüfung 03.12
    Könnte jemand kurz berichten, wie die mündliche Prüfung bei Prof. Görtz läuft.
    Wäre sehr dankbar dafür! 
    • 0 Antworten
    • 60 Aufrufe
  2. Seugeil hat den im Thema hinzugefügt: Task 5 & 6 2018W   

     
     
    Achso JA!!
    VIelen Dank!!!!!
    • 0
  3. Seugeil hat den im Thema hinzugefügt: Task 5 & 6 2018W   

    Sorry, dass ich noch einmal frage, aber kann den Fehler immer wieder nicht finden.
    Danke, falls jmd helfen kann.
     
    library IEEE;use IEEE.std_logic_1164.all;use IEEE.numeric_std.all; architecture behavior of cache is   subtype cache_entry_t is std_logic_vector(12-1 downto 0);type cache_t is array(0 to 24-1) of cache_entry_t;          constant cache : cache_t := (    "100001000001",        "101001011000",        "110100000011",        "111111000111",        "111110101111",        "111111001101",        "100001110000",        "100011001000",        "011101100001",        "101101011000",        "111111111010",        "100010001001",        "110011000101",        "000011101011",        "111101110001",        "111111010011",        "101011001011",        "111101100101",        "100001100111",        "110101010110",        "111010000110",        "111100011001",        "111101110000",        "101101101110"        ); beginprocess (clk)    variable tag   : std_logic_vector(5-1 downto 0);        variable index : integer range 0 to 31;                variable data_out  : std_logic_vector(7-1 downto 0);        variable ch_cm_out : std_logic;    begin        data_out  := (others => 'Z');        ch_cm_out := '0';            if (falling_edge(clk)) then             if en_read = '1' then                index := to_integer(unsigned(addr(4 downto 0)));            tag   := addr(8-1 downto 3);                                if index <= cache'high and cache(index)(12-1 downto 7) = tag then                                                 data_out  := cache(index)(7-1 downto 0);                ch_cm_out := '1';                                end if;            end if;            data  <= data_out;ch_cm <= ch_cm_out;                    end if;    end process; end behavior;  Error report:

    Your submitted behavior file does not behave like specified in the task description:
    For en_read = '1' and addr = "1010000001" the outputs should be data = "1011000" and ch_cm = '1' at the next falling_edge but your cache returns data = "ZZZZZZZ" and ch_cm = '0'.   desc_52_Task6.pdf
    • 0
  4. Seugeil hat den im Thema hinzugefügt: Task 5 & 6 2018W   

    Vielen Dank, das hat geklappt mit der Zeile 56.
    Aber es gibt folgende Fehlermeldung beim vergleich der en_read aus.
    Your submitted behavior file does not behave like specified in the task description:
    For en_read = '1' and addr = "1010000001" the outputs should be data = "1011000" and ch_cm = '1' at the next falling_edge but your cache returns data = "ZZZZZZZ" and ch_cm = '0'.
    Hast du vllt eine Idee.
    Danke im Voraus!
    • 0
  5. Seugeil hat den im Thema hinzugefügt: Task 5 & 6 2018W   

    Wäre sehr dankbar für eure Hilfe.
    Error report:

    Your submitted behavior file does not behave like specified in the task description:
    For en_read = '1' and addr = "1010000001" the outputs should be data = "1011000" and ch_cm = '1' at the next falling_edge but your cache returns data = "ZZZZZZZ" and ch_cm = '0'.
    ** Warning: cache_beh.vhdl(56): (vcom-1083) Implicit array operator "=" always returns FALSE (left length 7 is not equal to right length 5).
    ... komme nicht weiter.
    Danke!
    cache_beh.vhdl
    desc_52_Task6.pdf
    • 0
  6. Seugeil hat den im Thema hinzugefügt: Task 4   

    Bei den Punkt
    Für Eingaenge, für die kein Übergang definiert ist, sollen sich Ausgang und Zustand nicht ändern. 
    muss man die Ausgänge einfach "00" setzen?
    • 0
  7. Seugeil hat den im Thema hinzugefügt: Task 4   

    :D 
    Hab gedacht, wir haben eh alle das gleiche Angabe gekriegt.
    Hier was ich hab
    Danke desc_52_Task4.pdf
    • 0
  8. Seugeil hat Thema hinzugefügt: UE Mikrocomputer   

    Task 4
    Hat jmd eine Idee, wieso hier so eine Fehlermeldung ergibt?
    Danke!
    Error:
       From STATE = S1
       With INPUT = 01

    Received a state or output change, although the state has no transition defined for this input!
     
     
    library IEEE;use IEEE.std_logic_1164.all;use work.fsm_pkg.all; architecture behavior of fsm issignal next_state : fsm_state := START;signal current_state : fsm_state;signal current_output : std_logic_vector(1 downto 0) := "00"; begin p_seq: process (CLK,RST)begin  if (Clk'event and Clk ='1') then        if RST ='1' then          OUTPUT <= "00";            STATE <= START;current_state <= START;  else            STATE <= next_state;            OUTPUT <= current_output;current_state <= next_state;  end if;         end if;end process p_seq; p_comb: process (current_state, INPUT)      begin        case current_state is                     when START =>             if INPUT = "01" then                current_output <= "11";               next_state <= S2;                        else            current_output <= "00";            next_state <= START;            end if;                                                when S2 =>           if INPUT = "10" then            current_output <= "10";            next_state <= S2;                        elsif INPUT = "01" then            current_output <= "10";            next_state <= S0;                        elsif INPUT = "00" then            current_output <= "10";            next_state <= S1;                            else            next_state <= S2;            end if;                        when S0 =>           if INPUT = "11" then            current_output <= "10";            next_state <= S1;                            else            next_state <= S0;            end if;                  when S1 =>           if INPUT = "00" then            current_output <= "00";            next_state <= S2;                            else            next_state <= S1;            end if;                                                end case;    end process p_comb; end behavior;
    • 12 Antworten
    • 160 Aufrufe
  9. Seugeil hat den im Thema hinzugefügt: Übungsblatt 1, 2018/19   

    Wäre hilfreich, wenn jemand seine Lösungen mit uns teilen könnte.
    Danke!
    • 1
  10. Seugeil hat den im Thema hinzugefügt: Prüfung 26.9.18 Feigenov   

    Alles klar. Danke!
    • 0
  11. Seugeil hat den im Thema hinzugefügt: Prüfung 26.9.18 Feigenov   

    Hallo,
    Mich würde interessiern wie die Prüfung abläuft? 
    Finden die Schriftilche und die Mündliche Teile an selben Tag statt?
    Danke!
    • 0
  12. Seugeil hat den im Thema hinzugefügt: Videos EDYN   

    Hallo,
    Ich brächte bitte auch den link.
    Vielen Dank im Voraus!
    Lg
    • 0
  13. Seugeil hat Thema hinzugefügt: VU Programmieren 1   

    5. UE ss2018
    Hallo zusammen,
    kann jemand bitte posten was heute und gestern gekommen ist?
    danke :)
     
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