halbawgn

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halbawgn's Activity

  1. halbawgn added a post in a topic VHDL & STM32 Test WS2018/19   

    Wie viele verschiedene Angaben gibt es für Task 8?
    teaching.idallen.com/dat2343/10f/notes/040_overflow.txt
     
    • 0
  2. halbawgn added a post in a topic Literatur   

    Ok,danke das könnte gut sein.
    [Behzad Razavi] Fundamentals of Microelectronics
    • 0
  3. halbawgn added a topic in VU Analoge Integrierte Schaltungen   

    Literatur
    Hallo,
    kann mir bitte jemand Literatur zur VU AIS empfehlen?
    lg & Danke
    • 1 reply
    • 78 views
  4. halbawgn added a post in a topic Laborübung WS18   

  5. halbawgn added a post in a topic Laborübung WS18   

  6. halbawgn added a post in a topic Laborübung WS18   

  7. halbawgn added a post in a topic Laborübung WS18   

  8. halbawgn added a post in a topic Laborübung WS18   

  9. halbawgn added a post in a topic Laborübung WS18   

  10. halbawgn added a topic in VU Sensorik   

    Laborübung WS18
    Hallo,
    Anhaltspunkt Laborübung 
     
     
     
     
     
     
    • 6 replies
    • 154 views
  11. halbawgn added a post in a topic Task 7 2018W   

    K
    • 0
  12. halbawgn added a topic in UE Mikrocomputer   

    VHDL & STM32 Test WS2018/19
    Hallo liebe Menschen und Menschgebliebene,
    Kann mir bitte jemand erklären ob zur Prüfung für den Übungsteil  die VHDL Beispiele aus dem gesamten Pool der Angaben kommen oder nur aus denen die man bekommen hat?
    Es unterscheiden sich ja bis auf Task 5 und Task 8 die Vorgehensweise zur Lösung kaum.
     
    Falls jemand Tipps zur Vorbereitung hat freu ich mich darauf.
    • 2 replies
    • 391 views
  13. halbawgn added a post in a topic Task 7 2018W   

    LIBRARY IEEE; USE IEEE.std_logic_1164.all; ARCHITECTURE behavior OF pwm IS CONSTANT freq_clk : integer := 50000000; CONSTANT freq_pwm : integer := 25000; CONSTANT rep_pwm : integer := freq_clk/freq_pwm; CONSTANT duty_cycle : integer := integer (0.26 * real(rep_pwm) ); SIGNAL counter : integer RANGE 0 TO rep_pwm-1 := 0; BEGIN PROCESS(CLK) BEGIN IF rising_edge(CLK) THEN IF (counter = rep_pwm-1) THEN counter <= 0; ELSE counter <= counter + 1; END IF; END IF; END PROCESS; O <= '1' WHEN counter<duty_cycle ELSE '0'; END behavior;  
    • 0
  14. halbawgn added a post in a topic Task 7 2018W   

    Hat jemand das arithmetic bsp gemacht?
    lg
    • 0
  15. halbawgn added a post in a topic Task 7 2018W   

    if (counter = rep_pwm-1) then counter else counter endif; Versteh ich nicht. Da fehlt was +- 1
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